some video ebook links

1.Title: Video Codec Design: Developing Image and Video Compression Systems
Author: Iain Richardson
ISBN: 0471485535
http://rapidshare.com/files/21088581/110_0471485535_Video.rar
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2.Title: Video Demystified, Fourth Edition (Demystifying Technology)
Author: Keith Jack
ISBN: 0750678224
http://rapidshare.com/files/21081509/
303_0750678224_JACK__K.__2001_._Video_Demystified_-_A_Handbook_for_the_Digital_Engineer__3rd_ed._.rar
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3.Title: Digital Video Solutions (Solutions)
Author: Winston Steward
ISBN: 192968553X
Detail: Amazon
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4.Title: Video Coding with Superimposed Motion-Compensated Signals : Applications to H.264 and Beyond(The International Series in Engineering and Computer Science)
Author: Markus Flierl
ISBN: 1402077599
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5.Title: Digital Video Broadcasting: Technology, Standards, and Regulations
Author: Ronald de Bruin
ISBN: 0890067430
http://rapidshare.com/files/21087690/1406_0890067430_123.rar
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6.Title: Real-Time Video Compression : Techniques and Algorithms (The International Series in Engineering and Computer Science)
Author: Raymond Westwater
ISBN: 0792397878
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7.Title: Video Data (Innovative Technology Series)
Author: Salima Hassas
ISBN: 1903996228
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Merry Christmas and Happy New Year

Merry Christmas and Happy New Year!

IC封装

芯片设计规划时要考虑到一个重要因素---封装。

[转载]来源：PCB 技术  作者：sjb21ic
1、BGA(ball grid array)
球形触点陈列，表面贴装型封装之一。在印刷基板的背面按陈列方式制作出球形凸点用以代替引脚，在印刷基板的正面装配LSI 芯片，然后用模压树脂或灌封方法进行密封。也称为凸 点陈列载体(PAC) 。引脚可超过200，是多引脚LSI 用的一种封装。
封装本体也可做得比QFP(四侧引脚扁平封装)小。例如，引脚中心距为 1.5mm 的360 引脚 BGA 仅为 31mm 见方；而引脚中心距为0.5mm 的304  引脚QFP 为40mm 见方。而且BGA  不 用担心QFP 那样的引脚变形问题。
该封装是美国 Motorola 公司开发的，首先在便携式电话等设备中被采用，今后在美国有可 能在个人计算机中普及。最初，BGA 的引脚 (凸点)中心距为1.5mm，引脚数为225 。现在也有一些LSI 厂家正在开发500 引脚的BGA。
BGA 的问题是回流焊后的外观检查。现在尚不清楚是否有效的外观检查方法。有的认为， 由于焊接的中心距较大，连接可以看作是稳定的，只能通过功能检查来处理。
美国Motorola 公司把用模压树脂密封的封装称为OMPAC，而把灌封方法密封的封装称为 GPAC( 见OMPAC 和GPAC)。

2、 BQFP(quad flat package with bumper)
带缓冲垫的四侧引脚扁平封装。QFP 封装之一，在封装本体的四个角设置突起 (缓冲垫)以防止在运送过程中引脚发生弯曲变形。美国半导体厂家主要在微处理器和ASIC 等电路中采用 此封装。引脚中心距0.635mm，引脚数从84 到196  左右(见QFP)。

3 、碰焊PGA(butt joint pin grid array)
表面贴装型PGA 的别称( 见表面贴装型PGA)。

4、C－ (ceramic)
表示陶瓷封装的记号。例如，CDIP 表示的是陶瓷DIP 。是在实际中经常使用的记号。

5、Cerdip
用玻璃密封的陶瓷双列直插式封装，用于ECL RAM ，DSP(数字信号处理器)等电路。带有玻璃窗口的Cerdip  用于紫外线擦除型EPROM 以及内部带有EPROM 的微机电路等。引脚中心距 2.54mm，引脚数从8 到42。在日本，此封装表示为DIP －G(G 即玻璃密封的意思)。

6 、Cerquad
表面贴装型封装之一，即用下密封的陶瓷QFP，用于封装 DSP 等的逻辑LSI 电路。带有窗口的Cerquad 用于封装 EPROM 电路。散热性比塑料QFP 好，在自然空冷条件下可容许1.5～ 2W 的功率。但封装成本比塑料QFP 高3～5  倍。引脚中心距有1.27mm、0.8mm、0.65mm 、0.5mm、0.4mm 等多种规格。引脚数从32  到368。

7、CLCC(ceramic leaded chip carrier)
带引脚的陶瓷芯片载体，表面贴装型封装之一，引脚从封装的四个侧面引出，呈丁字形。带有窗口的用于封装紫外线擦除型EPROM 以及带有EPROM 的微机电路等。此封装也称为 QFJ、QFJ－G(见QFJ) 。

8、COB(chip on board)
板上芯片封装，是裸芯片贴装技术之一，半导体芯片交接贴装在印刷线路板上，芯片与基板的电气连接用引线缝合方法实现，芯片与基板的电气连接用引线缝合方法实现，并用树脂覆 盖以确保可靠性。虽然COB 是最简单的裸芯片贴装技术，但它的封装密度远不如TAB 和倒片焊技术。

9、DFP(dual flat package)
双侧引脚扁平封装。是SOP  的别称(见SOP)。以前曾有此称法，现在已基本上不用。

10 、DIC(dual in-line ceramic package)
陶瓷DIP(含玻璃密封) 的别称(见DIP).

11、DIL(dual in-line)
DIP  的别称(见DIP)。欧洲半导体厂家多用此名称。

12 、DIP(dual in-line package)
双列直插式封装。插装型封装之一，引脚从封装两侧引出，封装材料有塑料和陶瓷两种。 DIP 是最普及的插装型封装，应用范围包括标准逻辑 IC，存贮器LSI，微机电路等。引脚中心距2.54mm，引脚数从 6 到64。封装宽度通常为15.2mm。有的把宽度为 7.52mm 和10.16mm 的封装分别称为 skinny DIP 和slim DIP(窄体型DIP)。但多数情况下并不加区分， 只简单地统称为DIP。另外，用低熔点玻璃密封的陶瓷DIP 也称为cerdip( 见cerdip)。

13、DSO(dual small out-lint)
双侧引脚小外形封装。SOP 的别称(见SOP)。部分半导体厂家采用此名称。

14、DICP(dual tape carrier package)
双侧引脚带载封装。TCP( 带载封装)之一。引脚制作在绝缘带上并从封装两侧引出。由于利用的是TAB(自动带载焊接 )技术，封装外形非常薄。常用于液晶显示驱动LSI，但多数为定制品。另外，0.5mm  厚的存储器LSI 簿形封装正处于开发阶段。在日本，按照EIAJ(日本电子机械工业) 会标准规定，将DICP 命名为DTP。

15 、DIP(dual tape carrier package)
同上。日本电子机械工业会标准对DTCP 的命名( 见DTCP)。

16、FP(flat package)
扁平封装。表面贴装型封装之一。QFP 或SOP(见 QFP 和SOP)的别称。部分半导体厂家采用此名称。

17、 flip-chip
倒焊芯片。裸芯片封装技术之一，在LSI 芯片的电极区制作好金属凸点，然后把金属凸点与印刷基板上的电极区进行压焊连接。封装的占有面积基本上与芯片尺寸相同。是所有封装技
术中体积最小、最薄的一种。但如果基板的热膨胀系数与LSI 芯片不同，就会在接合处产生反应，从而影响连接的可靠性。因此必须用树脂来加固LSI  芯片，并使用热膨胀系数基本相同的基板材料。

18、FQFP(fine pitch quad flat package)
小引脚中心距 QFP。通常指引脚中心距小于0.65mm 的QFP(见 QFP)。部分导导体厂家采用此名称。

19、CPAC(globe top pad array carrier)
美国Motorola 公司对BGA 的别称( 见BGA)。

20、CQFP(quad fiat package with guard ring)
带保护环的四侧引脚扁平封装。塑料QFP 之一，引脚用树脂保护环掩蔽，以防止弯曲变形。 在把LSI  组装在印刷基板上之前，从保护环处切断引脚并使其成为海鸥翼状(L 形状)。这种封装在美国Motorola  公司已批量生产。引脚中心距0.5mm，引脚数最多为208 左右。

21 、H-(with heat sink)
表示带散热器的标记。例如，HSOP 表示带散热器的SOP 。

22、pin grid array(surface mount type)
表面贴装型PGA 。通常PGA 为插装型封装，引脚长约3.4mm。表面贴装型PGA  在封装的底面有陈列状的引脚，其长度从1.5mm 到2.0mm。贴装采用与印刷基板碰焊的方法，因而也称为碰焊 PGA。因为引脚中心距只有1.27mm，比插装型PGA 小一半，所以封装本体可制作得不怎么大，而引脚数比插装型多 (250～528)，是大规模逻辑LSI 用的封装。封装的基材有多层陶瓷基板和玻璃环氧树脂印刷基数。以多层陶瓷基材制作封装已经实用化。

23、JLCC(J-leaded chip carrier)
J 形引脚芯片载体。指带窗口CLCC  和带窗口的陶瓷QFJ 的别称(见CLCC  和QFJ)。部分半 导体厂家采用的名称。

24、 LCC(Leadless chip carrier)
无引脚芯片载体。指陶瓷基板的四个侧面只有电极接触而无引脚的表面贴装型封装。是高速和高频IC 用封装，也称为陶瓷QFN  或QFN－C(见QFN) 。

25、LGA(land grid array)
触点陈列封装。即在底面制作有阵列状态坦电极触点的封装。装配时插入插座即可。现已 实用的有227 触点(1.27mm 中心距)和 447 触点(2.54mm 中心距)的陶瓷 LGA，应用于高速逻辑 LSI 电路。LGA 与QFP  相比，能够以比较小的封装容纳更多的输入输出引脚。另外，由于引线的阻抗小，对于高速LSI 是很适用的。但由于插座制作复杂，成本高，现在基本上不怎么使用。预计今后对其需求会有所增加。

26 、LOC(lead on chip)
芯片上引线封装。LSI 封装技术之一，引线框架的前端处于芯片上方的一种结构，芯片的中心附近制作有凸焊点，用引线缝合进行电气连接。与原来把引线框架布置在芯片侧面附近的 结构相比，在相同大小的封装中容纳的芯片达1mm 左右宽度。

27 、LQFP(low profile quad flat package)
薄型QFP。指封装本体厚度为1.4mm  的QFP，是日本电子机械工业会根据制定的新QFP外形规格所用的名称。

28、L－QUAD
陶瓷 QFP 之一。封装基板用氮化铝，基导热率比氧化铝高7～8 倍，具有较好的散热性。封装的框架用氧化铝，芯片用灌封法密封，从而抑制了成本。是为逻辑 LSI 开发的一种封装， 在自然空冷条件下可容许W3的功率。现已开发出了 208 引脚(0.5mm 中心距)和160  引脚(0.65mm中心距)的LSI  逻辑用封装，并于1993 年10 月开始投入批量生产。

29 、MCM(multi-chip module)
多芯片组件。将多块半导体裸芯片组装在一块布线基板上的一种封装。根据基板材料可分为MCM－ L，MCM－C 和MCM －D 三大类。
MCM－L 是使用通常的玻璃环氧树脂多层印刷基板的组件。布线密度不怎么高，成本较低。
MCM－C 是用厚膜技术形成多层布线，以陶瓷(氧化铝或玻璃陶瓷 )作为基板的组件，与使
用多层陶瓷基板的厚膜混合IC  类似。两者无明显差别。布线密度高于MCM－L。
MCM －D 是用薄膜技术形成多层布线，以陶瓷(氧化铝或氮化铝)或 Si、Al 作为基板的组件。
布线密谋在三种组件中是最高的，但成本也高。

30、MFP(mini flat package)
小形扁平封装。塑料SOP  或SSOP 的别称(见SOP 和 SSOP)。部分半导体厂家采用的名称。

31、MQFP(metric quad flat package)
按照JEDEC(美国联合电子设备委员会)标准对QFP 进行的一种分类。指引脚中心距为 0.65mm、本体厚度为3.8mm～2.0mm  的标准QFP(见QFP)。

32、 MQUAD(metal quad)
美国Olin 公司开发的一种QFP  封装。基板与封盖均采用铝材，用粘合剂密封。在自然空冷 条件下可容许2.5W～2.8W 的功率。日本新光电气工业公司于 1993 年获得特许开始生产。

33、MSP(mini square package)
QFI  的别称(见QFI)，在开发初期多称为MSP 。QFI 是日本电子机械工业会规定的名称。

34、OPMAC(over molded pad array carrier)
模压树脂密封凸点陈列载体。美国Motorola 公司对模压树脂密封BGA 采用的名称 (见 BGA)。

35、P －(plastic)
表示塑料封装的记号。如PDIP 表示塑料DIP 。

36、PAC(pad array carrier)
凸点陈列载体，BGA  的别称(见BGA)。

37、 PCLP(printed circuit board leadless package)
印刷电路板无引线封装。日本富士通公司对塑料QFN(塑料 LCC)采用的名称(见QFN)。引脚中心距有0.55mm  和0.4mm 两种规格。目前正处于开发阶段。

38 、PFPF(plastic flat package)
塑料扁平封装。塑料QFP 的别称( 见QFP)。部分LSI 厂家采用的名称。

39 、PGA(pin grid array)
陈列引脚封装。插装型封装之一，其底面的垂直引脚呈陈列状排列。封装基材基本上都采用多层陶瓷基板。在未专门表示出材料名称的情况下，多数为陶瓷PGA ，用于高速大规模逻辑LSI 电路。成本较高。引脚中心距通常为2.54mm，引脚数从64  到447 左右。 了为降低成本，封装基材可用玻璃环氧树脂印刷基板代替。也有64～ 256 引脚的塑料PGA。 另外，还有一种引脚中心距为1.27mm  的短引脚表面贴装型PGA(碰焊PGA)。( 见表面贴装型PGA)。

40、piggy back
驮载封装。指配有插座的陶瓷封装，形关与DIP、QFP、QFN  相似。在开发带有微机的设备时用于评价程序确认操作。例如，将EPROM 插入插座进行调试。这种封装基本上都是定制品，市场上不怎么流通。

41 、PLCC(plastic leaded chip carrier)
带引线的塑料芯片载体。表面贴装型封装之一。引脚从封装的四个侧面引出，呈丁字形，是塑料制品。美国德克萨斯仪器公司首先在64k  位DRAM 和256kDRAM 中采用，现在已经普及用于逻辑LSI 、DLD(或程逻辑器件)等电路。引脚中心距1.27mm，引脚数从 18 到84。 J 形引脚不易变形，比 QFP 容易操作，但焊接后的外观检查较为困难。
PLCC 与LCC(也称 QFN)相似。以前，两者的区别仅在于前者用塑料，后者用陶瓷。但现在已经出现用陶瓷制作的J 形引脚封装和用塑料制作的无引脚封装( 标记为塑料LCC、PCLP、P－ LCC 等)，已经无法分辨。为此，日本电子机械工业会于1988 年决定，把从四侧引出 J 形引脚的封装称为QFJ，把在四侧带有电极凸点的封装称为QFN(见 QFJ 和QFN)。

42、P －LCC(plastic teadless chip carrier)(plastic leaded chip currier)
有时候是塑料QFJ  的别称，有时候是QFN(塑料LCC)的别称(见 QFJ 和QFN)。部分LSI 厂家用 PLCC 表示带引线封装，用P－LCC 表示无引线封装，以示区别。

43、QFH(quad flat high package)
四侧引脚厚体扁平封装。塑料QFP  的一种，为了防止封装本体断裂，QFP 本体制作得
较厚( 见QFP)。部分半导体厂家采用的名称。

44、QFI(quad flat I-leaded packgac)
四侧I 形引脚扁平封装。表面贴装型封装之一。引脚从封装四个侧面引出，向下呈I 字。 也称为MSP(见MSP)。贴装与印刷基板进行碰焊连接。由于引脚无突出部分，贴装占有面积小于QFP 。日立制作所为视频模拟IC 开发并使用了这种封装。此外，日本的Motorola 公司的PLL IC 也采用了此种封装。引脚中心距1.27mm，引脚数从18 于68 。

45、QFJ(quad flat J-leaded package)
四侧J  形引脚扁平封装。表面贴装封装之一。引脚从封装四个侧面引出，向下呈J 字形。是日本电子机械工业会规定的名称。引脚中心距1.27mm。材料有塑料和陶瓷两种。塑料 QFJ 多数情况称为PLCC(见PLCC)，用于微机、门陈列、 DRAM、ASSP、OTP 等电路。引脚数从18  至84。陶瓷QFJ 也称为CLCC 、JLCC(见CLCC)。带窗口的封装用于紫外线擦除型EPROM  以及带有EPROM 的微机芯片电路。引脚数从32 至84。

46、QFN(quad flat non-leaded package)
四侧无引脚扁平封装。表面贴装型封装之一。现在多称为 LCC。QFN 是日本电子机械工业会规定的名称。封装四侧配置有电极触点，由于无引脚，贴装占有面积比QFP 小，高度比 QFP 低。但是，当印刷基板与封装之间产生应力时，在电极接触处就不能得到缓解。因此电极触点难于作到QFP 的引脚那样多，一般从14  到100 左右。材料有陶瓷和塑料两种。当有LCC 标记时基本上都是陶瓷QFN 。电极触点中心距1.27mm。塑料QFN 是以玻璃环氧树脂印刷基板基材的一种低成本封装。电极触点中心距除 1.27mm 外，还有0.65mm 和0.5mm  两种。这种封装也称为塑料LCC、PCLC、 P－LCC 等。

47、 QFP(quad flat package)
四侧引脚扁平封装。表面贴装型封装之一，引脚从四个侧面引出呈海鸥翼(L)型。基材有陶 瓷、金属和塑料三种。从数量上看，塑料封装占绝大部分。当没有特别表示出材料时，多数情况为塑料 QFP。塑料QFP 是最普及的多引脚LSI 封装。不仅用于微处理器，门陈列等数字逻辑 LSI 电路，而且也用于VTR 信号处理、音响信号处理等模拟LSI  电路。引脚中心距有1.0mm、0.8mm、0.65mm、 0.5mm、0.4mm、0.3mm  等多种规格。0.65mm 中心距规格中最多引脚数为304。日本将引脚中心距小于0.65mm  的QFP 称为QFP(FP)。但现在日本电子机械工业会对 QFP的外形规格进行了重新评价。在引脚中心距上不加区别，而是根据封装本体厚度分为QFP(2.0mm～3.6mm  厚)、LQFP(1.4mm 厚) 和TQFP(1.0mm 厚)三种。 另外，有的LSI  厂家把引脚中心距为0.5mm 的QFP 专门称为收缩型 QFP 或SQFP、VQFP。 但有的厂家把引脚中心距为 0.65mm 及0.4mm 的 QFP 也称为SQFP，至使名称稍有一些混乱。 QFP 的缺点是，当引脚中心距小于 0.65mm 时，引脚容易弯曲。为了防止引脚变形，现已出现了几种改进的QFP 品种。如封装的四个角带有树指缓冲垫的BQFP( 见BQFP)；带树脂保护环覆盖引脚前端的GQFP(见GQFP) ；在封装本体里设置测试凸点、放在防止引脚变形的专用夹具里就可进行测试的TPQFP(见TPQFP)。在逻辑 LSI 方面，不少开发品和高可靠品都封装在多层陶瓷QFP 里。引脚中心距最小为 0.4mm、引脚数最多为 348 的产品也已问世。此外，也有用玻璃密封的陶瓷QFP(见Gerqad) 。

48、QFP(FP)(QFP fine pitch)
小中心距QFP 。日本电子机械工业会标准所规定的名称。指引脚中心距为0.55mm、0.4mm、 0.3mm  等小于0.65mm 的QFP(见 QFP)。

49、QIC(quad in-line ceramic package)
陶瓷QFP 的别称。部分半导体厂家采用的名称(见QFP、 Cerquad)。

50、QIP(quad in-line plastic package)
塑料QFP 的别称。部分半导体厂家采用的名称(见QFP)。

51、QTCP(quad tape carrier package)
四侧引脚带载封装。TCP  封装之一，在绝缘带上形成引脚并从封装四个侧面引出。是利用 TAB 技术的薄型封装(见 TAB、TCP)。

52、QTP(quad tape carrier package)
四侧引脚带载封装。日本电子机械工业会于1993 年4 月对 QTCP 所制定的外形规格所用的 名称(见TCP) 。

53、QUIL(quad in-line)
QUIP 的别称( 见QUIP)。

54、QUIP(quad in-line package)
四列引脚直插式封装。引脚从封装两个侧面引出，每隔一根交错向下弯曲成四列。引脚中心距1.27mm，当插入印刷基板时，插入中心距就变成2.5mm。因此可用于标准印刷线路板。是比标准 DIP 更小的一种封装。日本电气公司在台式计算机和家电产品等的微机芯片中采用了些种封装。材料有陶瓷和塑料两种。引脚数64。

55 、SDIP (shrink dual in-line package)
收缩型DIP。插装型封装之一，形状与 DIP 相同，但引脚中心距(1.778mm)小于DIP(2.54mm)， 因而得此称呼。引脚数从14 到90。也有称为SH －DIP 的。材料有陶瓷和塑料两种。

56、SH －DIP(shrink dual in-line package)
同SDIP。部分半导体厂家采用的名称。

57、SIL(single in-line)
SIP 的别称( 见SIP)。欧洲半导体厂家多采用SIL 这个名称。

58 、SIMM(single in-line memory module)
单列存贮器组件。只在印刷基板的一个侧面附近配有电极的存贮器组件。通常指插入插座的组件。标准SIMM 有中心距为 2.54mm 的30 电极和中心距为1.27mm  的72 电极两种规格。 在印刷基板的单面或双面装有用SOJ  封装的1 兆位及4 兆位DRAM 的 SIMM 已经在个人 计算机、工作站等设备中获得广泛应用。至少有30～40 ％的DRAM 都装配在SIMM 里。

59 、SIP(single in-line package)
单列直插式封装。引脚从封装一个侧面引出，排列成一条直线。当装配到印刷基板上时封 装呈侧立状。引脚中心距通常为2.54mm ，引脚数从2 至23，多数为定制产品。封装的形状各 异。也有的把形状与ZIP 相同的封装称为SIP。


60 、SK－DIP(skinny dual in-line package)
DIP 的一种。指宽度为7.62mm 、引脚中心距为2.54mm 的窄体DIP。通常统称为DIP( 见DIP)。

61、SL－ DIP(slim dual in-line package)
DIP 的一种。指宽度为10.16mm，引脚中心距为2.54mm  的窄体DIP。通常统称为DIP。

62 、SMD(surface mount devices)
表面贴装器件。偶而，有的半导体厂家把SOP 归为 SMD(见SOP)。

63、 SO(small out-line)
SOP 的别称。世界上很多半导体厂家都采用此别称。(见SOP)。

64、SOI(small out-line I-leaded package)
I 形引脚小外型封装。表面贴装型封装之一。引脚从封装双侧引出向下呈 I 字形，中心距 1.27mm。贴装占有面积小于SOP。日立公司在模拟 IC(电机驱动用IC)中采用了此封装。引脚数26。

65、SOIC(small out-line integrated circuit)
SOP 的别称( 见SOP)。国外有许多半导体厂家采用此名称。

66、SOJ(Small Out-Line J-Leaded Package)
J 形引脚小外型封装。表面贴装型封装之一。引脚从封装两侧引出向下呈J 字形，故此得名。 通常为塑料制品，多数用于 DRAM 和SRAM 等存储器LSI 电路，但绝大部分是DRAM 。用SOJ封装的DRAM 器件很多都装配在SIMM  上。引脚中心距1.27mm，引脚数从20 至40( 见SIMM)。

67、SQL(Small Out-Line L-leaded package)
按照JEDEC(美国联合电子设备工程委员会)标准对SOP  所采用的名称(见SOP)。

68 、SONF(Small Out-Line Non-Fin)
无散热片的SOP。与通常的SOP  相同。为了在功率IC 封装中表示无散热片的区别，有意增添了NF(non-fin)标记。部分半导体厂家采用的名称 (见SOP)。

69、 SOF(small Out-Line package)
小外形封装。表面贴装型封装之一，引脚从封装两侧引出呈海鸥翼状(L 字形) 。材料有塑料 和陶瓷两种。另外也叫SOL 和DFP。SOP  除了用于存储器LSI 外，也广泛用于规模不太大的ASSP 等电路。在输入输出端子不超过 10～40 的领域，SOP 是普及最广的表面贴装封装。引脚中心距 1.27mm，引脚数从8～44。 另外，引脚中心距小于1.27mm 的SOP 也称为SSOP ；装配高度不到1.27mm 的SOP 也称为 TSOP( 见SSOP、TSOP)。还有一种带有散热片的SOP。

70、SOW (Small Outline Package(Wide-Jype))
宽体SOP 。部分半导体厂家采用的名称。

Ebook--Low Power Methodology Manual[printable]

Ebook share, Thanks to visit my blog!
Low Power MethodologyManual For System-on-Chip Design.
sorry, I can not share this book for some jural reason.
if you are interesting with this book, you can refer http://www.synopsys.com/partners/arm/lpmm/lpmm.html

ECO Flow[By Nir Dahan]

    I have posted a blog about ECO some monthes ago, see http://www.yanzhi.org/blog/2007/04/eco.html
    And now it's another eco post from: Adventures in ASIC Digital Design , just for reference.

ECO Flow    By Nir Dahan

Here is a useful checklist you should use when doing your ECOs.
   1. RTL bug fix
      Correct your bug in RTL, run simulations for the specific test cases and some your general golden tests. See if you corrected the problem and more important didn't destroy any correct behavior.
   2. Implement ECO in Synthesis netlist
      Using your spare cells and/or rewiring, implement the bug fix directly in the synthesis verilog netlist. Remember you do not re-synthesize the entire design, you are patching it locally.
   3. Run equivalence check between synthesis and RTL
      Using your favorite or available formal verification tool, run an equivalence check to see if the code you corrected really translates to the netlist you patched. Putting it simply - the formal verification tool runs through the entire state space and tries to look for an input vector that will create 2 different states in the RTL code and the synthesis netlist. If the two designs are equivalent you are sure that your RTL simulations would also have the same result (logically speaking) as the synthesis netlist.
   4. Implement ECO in layout netlist
      You will now have to patch your layout netlist as well. Notice that this netlist is very different than the synthesis netlist. It usually has extra buffers inserted for edge shaping or hold violation correction or maybe even totally differently logically optimized.
      This is the real thing, a change here has to take into account the actual position of the cells, the actuall names etc. Try to work with the layout expert in close proximity. Make sure you know and understand the floorplan as well - it is very common to connect a logic gate which is on the other side of the chip just because it is logically correct, but in reality it will violate timing requirements.
   5. Run equivalence check between layout and synthesis
      This is to make sure the changes you made in the layout netlist are logically equivalent to the synthesis. Some tools and company internal flows enable a direct comparison of the layout netlist to the RTL. In many it is not so and one has to go through the synthesis netlist change as well
   6. Layout to GDS / gate level simulations / STA runs on layout netlist (all that backend stuff…)
      Let the layout guys do their magic. As a designer you are usually not involved in this step.
      However, depending on your timing closure requirements, run STA on the layout netlist to see if everything is still ok. This step might be the most crucial since even a very small change might create huge timing violations and you would have to redo your work.
      Gate level simulations are also recommended, depending on your application and internal flow.

What is the difference between hard macro, firm macro and soft macro?

From http://vlsifaq.blogspot.com/  By murali

 

What are IPs?

• Hard macro, firm macro and soft macro are all known as IP (Intellectual property). They are optimized for power, area and performance. They can be purchased and used in your ASIC or FPGA design implementation flow. Soft macro is flexible for all type of ASIC implementation. Hard macro can be used in pure ASIC design flow, not in FPGA flow. Before bying any IP it is very important to evaluate its advantages and disadvantages over each other, hardware compatibility such as I/O standards with your design blocks, reusability for other designs.

Soft macros

• Soft macros are in synthesizable RTL.

• Soft macros are more flexible than firm or hard macros.

• Soft macros are not specific to any manufacturing process.

• Soft macros have the disadvantage of being somewhat unpredictable in terms of performance, timing, area, or power.

• Soft macros carry greater IP protection risks because RTL source code is more portable and therefore, less easily protected than either a netlist or physical layout data.

• From the physical design perspective, soft macro is any cell that has been placed and routed in a placement and routing tool such as Astro. (This is the definition given in Astro Rail user manual !)

• Soft macros are editable and can contain standard cells, hard macros, or other soft macros.

Firm macros

• Firm macros are in netlist format.

• Firm macros are optimized for performance/area/power using a specific fabrication technology.

• Firm macros are more flexible and portable than hard macros.

• Firm macros are predictive of performance and area than soft macros.

Hard macro

• Hard macros are generally in the form of hardware IPs (or we termed it as hardwre IPs !).

• Hard macos are targeted for specific IC manufacturing technology.

• Hard macros are block level designs which are silicon tested and proved.

• Hard macros have been optimized for power or area or timing.

• In physical design you can only access pins of hard macros unlike soft macros which allows us to manipulate in different way.

• You have freedom to move, rotate, flip but you can't touch anything inside hard macros.

• Very common example of hard macro is memory. It can be any design which carries dedicated single functionality (in general).. for example it can be a MP4 decoder.

• Be aware of features and characteristics of hard macro before you use it in your design... other than power, timing and area you also should know pin properties like sync pin, I/O standards etc

• LEF, GDS2 file format allows easy usage of macros in different tools.

From the physical design (backend) perspective:

• Hard macro is a block that is generated in a methodology other than place and route (i.e. using full custom design methodology) and is brought into the physical design database (eg. Milkyway in Synopsys; Volcano in Magma) as a GDS2 file.

• Here is one article published in embedded magazine about IPs. Click here to read.

Synthesis and placement of macros in modern SoC designs are challenging. EDA tools employ different algorithms accomplish this task along with the target of power and area. There are several research papers available on these subjects. Some of them can be downloaded from the given link below.

• "Hard Macro Placement in Complex SoC Design" - view and read article from soccentral

• "Hard Macro Placement in Complex SoC Design" - download white paper

IEEE/Univerity research papers

• "Local Search for Final Placement in VLSI Design" - download

• "Consistent Placement of Macro-Blocks Using Floorplanning and standard cell placement" - download

• "A Timing-Driven Soft-Macro Placement And Resynthesis Method In Interaction with Chip Floorplanning" - download